Bedste svar
1.Verilog er en HDL (Hardware Description Language) mens SystemVerilog (SV) er både en HDL og HVL (Hardware Verification Language), så kombineret betegnet som HDVL.
2. Verilog har hovedsagelig 2 datatyper Reg og Wire, der er 4 værdiansatte logiske 0,1, x, z mens SV er beriget med en bred vifte af datatype som int, shortint, longint, logik, bit, real, realtime, reg, chandle, brugerdefineret datatype osv., som begge er en kombination af 4 og 2-værdsat logik.
3.Memory og arrays erklæring om Verilog er statisk, mens det i tilfælde af SV er dynamisk betyder, at erklæring kan ændres under kompileringstid.
4.Hele begivenhedskøen i Verilog er opdelt i 4 regioner, der er aktive , inaktiv, NBA og udsat region, mens det i tilfælde af SV er opdelt i 17 regioner inklusive PLIog introduktionen af programblok, som har en indbygget metode, race gratis testbænk og brugt som en adskillelse mellem n DUT og TB i modsætning til Verilog.
5. Verilog har en enkelt altid blok til implementering af kombinations- og sekventiel logik, mens SV bruger altid\_ff, altid\_kom, altid\_lås-konstruktion til brug af anden logik.
6.Full case og parallel case i Verilog erstattes med en unik og prioritetserklæring i SV.
7.FSM-implementering i SV er meget lettere i SV med brug af enum-datatype, der har et antal metoder som antal, første, sidste, næste, forrige, som hjælper med fejlretning formål i modsætning til at bruge parameter i Verilog, som er hardkodet.
8. SystemVerilog bruger interface-konstruktion, der har brugt til sammenbinding af alle signaler sammen med urblok, der bruges til synkronisering i modsætning til Verilog, hvor instantiering med DUT bliver kedelig på grund af et stort antal signaler.
9. Verilog bruger testbench på modulniveau, mens SV bruger klassebaseret testbench, som er dynamisk.
Svar
SystemVerilog er et supersæt og en udvidelse til Verilog sprog. For at forstå, hvordan det udviklede sig, vil det være godt at forstå historien kort om, hvordan den udviklede sig
Verilog-sprog begyndte på 1983 som et proprietært sprog til hardwaremodellering ved Gateway Design Automation Inc. Gateway Design Automation blev senere erhvervet af Cadence i 1990 og fortsatte forbedringer. Det blev senere IEEE standard 1364 i 1995 og begyndte at blive mere udbredt. Der var to store forbedringer af Verilog senere i 2001 og 2005 .
I samme tidsramme steg designkompleksiteterne, og forbedringerne i Verilog-standarden var primært til RTL-konstruktioner.
Verifikationsmetoder udviklede sig også inden for samme tidsramme for at håndtere effektiv verifikation af komplekse designs. Begrænset tilfældig verifikation med dæknings- og påstandsbaseret verifikation blev mere nyttige.
Da Verilog-sproget ikke understøttede det samme, adskillige andre verifikationsorienterede sprog som Vera og Specman blev meget udbredt i industrien, da de understøttede de fleste konstruktioner, der var nødvendige til verifikation med hensyn til modellering, stimulus, påstande osv. Men disse sprog var begrænset til specifikke leverandører og ikke nogen IEEE-standard.
SystemVerilog var oprindeligt beregnet som en udvidelse til Verilog 2005 og blev IEEE-standard 1800. Det blev offentliggjort som en separat dokumenteret og består af hundredvis af forbedringer og udvidelser til verilog. I 2009 blev det officielt et super-sæt af Verilog og blev igen opdateret i 2012 som IEEE 1800-2012 standard.
Der var 5 store områder, hvor forbedringer blev tilføjet i SystemVerilog
1) SVD – System Verilog for Design. Dette inkluderer flere forbedringer af designkonstruktioner.
2) SVTB – SystemVerilog til testbænke: Dette var det største sæt forbedring i SystemVerilog til support al testbench-modellering og behov for nyere verifikationsmetoder.
Dette inkluderer på et højt niveau – Objektorienteret programmeringsunderstøttelse med klasser, en begrænsningsløser med flere muligheder for at skabe begrænset tilfældig stimulus, samtidige processer , semaforer, postkasser og mange flere.
3) SVA – System Verilog-påstande: Dette inkluderer flere funktioner til tidsmæssige og samtidige påstande som egenskaber og sekvenser.
4) SVDPI – SV Direct Programming Interface: Dette inkluderer funktioner til bedre C / C ++ integration
5) SVAPI – SV Application Programming Interface: Dette inkluderer funktioner til bedre integrering af APIer til dækning og påstande
For flere detaljer henvises til IEEE 1800.2012 spec – 1800-2012 Standard