Paras vastaus
1.Verilog on HDL (Hardware Description Language), kun taas SystemVerilog (SV) on sekä HDL että HVL (Hardware Verification Language), yhdistettynä nimeltään HDVL.
2.Verilogilla on pääasiassa 2 tietotyyppiä Reg ja Wire, jotka ovat 4 arvologiikkaa 0,1, x, z, kun taas SV on rikastettu monilla eri tavoilla. tietotyyppi, kuten int, shortint, longint, logiikka, bitti, real, reaaliaikainen, reg, chandle, käyttäjän määrittelemä tietotyyppi jne., jotka molemmat ovat yhdistelmä 4: stä ja 2: sta arvostetusta logiikasta.
3. Muisti ja taulukot ilmoitus Verilogista on luonteeltaan staattinen, kun taas SV: n tapauksessa sen dynaaminen luonne tarkoittaa, että ilmoitusta voidaan muuttaa käännösaikana.
4.Koko Verilogin tapahtumajono on jaettu neljään aktiiviseen alueeseen , passiivinen, NBA ja lykätty alue, kun taas SV: n tapauksessa se on jaettu 17 alueeseen, mukaan lukien PLI, ja ohjelmalohkon käyttöönotto, joka on sisällyttänyt menetelmän kilpailuttomaan testipenkkiin ja jota käytetään erotusverkkona n DUT ja TB toisin kuin Verilog.
5.Verilogilla on yksi aina lohko yhdistelmälogiikan ja peräkkäisen logiikan toteuttamiseksi, kun taas SV käyttää aina logiikkaa varten aina\_ff, always\_comb, always\_latch -rakennetta.
6.Täysi ja rinnakkainen tapaus Verilogissa korvataan yksilöllisellä ja prioriteettilausekkeella SV: ssä.
7.FM: n käyttöönotto SV: ssä on paljon helpompaa SV: ssä käyttämällä enum-tietotyyppiä, jolla on useita menetelmät, kuten numero, ensimmäinen, viimeinen, seuraava, edellinen, mikä auttaa virheenkorjauksessa, toisin kuin kovakoodatun parametrin käyttö Verilogissa.
8. SystemVerilog käyttää rajapintarakennetta, jota on käytetty kaikkien signaalien niputtamiseen, yhdessä kellotuksen kanssa, jota käytetään synkronointiin toisin kuin Verilog, jossa instantiointi DUT: n kanssa tulee tylsäksi signaalien suuren määrän vuoksi.
9.Verilog käyttää moduulitason testipenkki, kun taas SV käyttää luokkaan perustuvaa testipenkkiä, joka on luonteeltaan dynaaminen.
Vastaa
SystemVerilog on supersetti ja Verilog -kielen laajennus. Ymmärtääksesi, miten se kehittyi, on hyvä ymmärtää historia lyhyesti siitä, miten se kehittyi
Verilog-kieli alkoi 1983 omistettuna kielenä laitteistomallinnuksessa osoitteessa Gateway Design Automation Inc. Gateway Design Automation osti myöhemmin Cadence vuonna 1990 ja jatkoi parannuksia. Myöhemmin siitä tuli IEEE-standardi 1364 vuonna 1995, ja sitä alettiin käyttää yhä laajemmin. Verilogiin tehtiin kaksi suurta parannusta myöhemmin vuosina 2001 ja 2005 .
Samaan aikaan suunnittelun monimutkaisuus lisääntyi ja Verilog-standardin parannukset koskivat ensisijaisesti RTL-rakenteita.
Vahvistusmenetelmät kehittyivät myös samassa aikataulussa käsittelemään monimutkaisten mallien tehokasta tarkistamista. Rajoitettu satunnaistarkastus kattavuuteen ja väitteisiin perustuvalla todentamisella oli tulossa hyödyllisemmäksi.
Koska Verilog-kielellä ei ollut tukea samalle kielelle, useat muut vahvistamiseen tähtäävät kielet, kuten Vera ja Specman oli yleistymässä teollisuudessa, koska ne tukivat suurinta osaa todentamiseen tarvittavista rakenteista mallinnuksen, ärsykkeiden, väitteiden jne. suhteen. Mutta nämä kielet rajoittuivat tiettyihin toimittajiin eivätkä IEEE-standardeihin.
SystemVerilog oli alun perin tarkoitettu Verilog 2005: n laajennukseksi, ja siitä tuli IEEE-standardi 1800. Se julkaistiin erillisenä dokumentoituna ja se koostuu sadoista parannuksista ja verilogin laajennukset. Vuonna 2009 siitä tuli virallisesti Verilogin superjoukko, ja se päivitettiin jälleen vuonna 2012 IEEE 1800-2012 -standardina.
Oli 5 suurta alueet, joihin on lisätty parannuksia SystemVerilogissa
1) SVD – System Verilog for Design. Tähän sisältyy useita parannuksia rakenteiden suunnitteluun.
2) SVTB – SystemVerilog for Testbenches: Tämä oli suurin joukko parannuksia SystemVerilogissa tukemaan kaikkia Testbench-mallinnuksia ja vaatimuksia uudemmille varmennusmenetelmille.
Tähän sisältyy korkealla tasolla – Object Oriented Programming support with Classes, rajoitusten ratkaisija, jolla on useita ominaisuuksia rajoitettujen satunnaisten ärsykkeiden luomiseen, samanaikaiset prosessit , semaforeja, postilaatikoita ja monia muita.
3) SVA – System Verilog Assertions: Tämä sisältää useita ominaisuuksia ajallisille ja samanaikaisille väitteille, kuten ominaisuuksia ja sekvenssejä.
4) SVDPI – SV-ohjelmointirajapinta: Tämä sisältää ominaisuuksia parempaan C / C ++ -integraatioon
5) SVAPI – SV-sovellusohjelmointirajapinta: Tämä sisältää ominaisuuksia kattavuuden ja väitteiden sovellusliittymien paremmalle integroinnille
Lisätietoja on IEEE 1800.2012 spec – 1800-2012 vakio