Legjobb válasz
1. A Verilog HDL (hardverleíró nyelv), míg a SystemVerilog (SV) egyszerre HDL és HVL (Hardverellenőrzési nyelv), így HDVL-nek nevezik.
2. A Verilog főként két Reg és Wire adattípussal rendelkezik, amelyek 4 értékű logika: 0,1, x, z, míg az SV sokféle adattípus, például int, shortint, longint, logic, bit, real, realtime, reg, chandle, felhasználó által definiált adattípus stb., amelyek mind 4, mind 2 értékű logika kombinációját jelentik.
3. Memória és tömbök A Verilog deklaráció statikus jellegű, míg SV esetén dinamikus jellege azt jelenti, hogy a deklaráció a fordítás ideje alatt megváltoztatható.
4.A Verilog teljes eseménysorát 4 aktív régióra osztják fel , inaktív, NBA és elhalasztott régió, míg SV esetében 17 régióra van felosztva, beleértve a PLI-t, valamint egy olyan programblokk bevezetését, amely beépített módszerrel rendelkezik a versenyfüggetlen tesztasztalon, és amelyet elválasztásként használnak n DUT és TB, ellentétben a Veriloggal.
5. A Verilog egyetlen blokkkal rendelkezik a kombinációs és szekvenciális logika megvalósításához, míg az SV a különböző logikák használatához a always\_ff, always\_comb, always\_latch konstrukciót használja.
6. A Verilog teljes és párhuzamos eseteit az SV egyedi és prioritási utasításokkal helyettesíti.
7. Az FM-ben SV-ben való megvalósítás sokkal egyszerűbb SV-ben, az enum adattípus használatával, amely számos olyan módszerek, mint a szám, az első, az utolsó, a következő, az előző, amely segít a hibakeresésben, ellentétben a hardveresen kódolt Verilog paraméterrel.
8. A SystemVerilog olyan interfészkonstrukciót használ, amely az összes jel csomópontjául szolgál, valamint az ütemező blokk, amelyet szinkronizálásra használnak, ellentétben a Verilog-szal, amelyben a DUT-val való példányosítás a jelek nagy száma miatt unalmassá válik.
9. Verilog használ modulszintű tesztbench, míg az SV osztály alapú tesztrendszert használ, amely dinamikus jellegű.
Válasz
A SystemVerilog egy szuperhalmaz és a Verilog nyelv kiterjesztése. Ahhoz, hogy megértsük, hogyan alakult, jó lesz megérteni az előzményeket röviden, hogyan alakult
Verilog nyelv 1983 -ban kezdődött, mint saját nyelv a hardveres modellezéshez a Gateway Design Automation Inc. A Gateway Design Automation-t később a Cadence 1990-ben vásárolta meg, és folytatta a fejlesztéseket. Később 1995-ben IEEE 1364 szabvány lett, és egyre szélesebb körben kezdett el használni. Később a Verilog két fő fejlesztést hajtott végre 2001-ben és 2005-ben .
Ugyanebben az időkeretben a tervezési bonyolultság egyre nőtt, és a Verilog szabvány továbbfejlesztései elsősorban az RTL konstrukciókra vonatkoztak.
Az ellenőrzési módszertanok szintén ugyanabban az időkeretben fejlődtek ki a komplex tervek hatékony ellenőrzésével. A kényszerített véletlenszerű ellenőrzés lefedettség és állítás alapú ellenőrzéssel egyre hasznosabbá vált.
Mivel a Verilog nyelv nem támogatta ugyanezt, számos más, az ellenőrzésre orientált nyelv, például Vera és Specman egyre szélesebb körben elterjedt az iparban, mivel ezek támogatták az ellenőrzéshez szükséges konstrukciók nagy részét a modellezés, az ösztönzés, az állítások stb. szempontjából. De ezek a nyelvek csak bizonyos gyártókra korlátozódtak, és nem IEEE szabványra.
SystemVerilog -ot eredetileg a Verilog 2005 kiterjesztéseként szánták, és az IEEE 1800-as szabványává vált. Szétválasztva dokumentálva jelent meg, és több száz fejlesztésből áll. és a verilog kiterjesztései. 2009-ben hivatalosan is a Verilog szupercsomagja lett, és 2012-ben ismét frissült IEEE 1800-2012 szabvány szerint.
5 fő volt területek, ahol fejlesztéseket adtak a SystemVerilog
1) SVD – System Verilog for Design alkalmazáshoz. Ez a konstrukciók több fejlesztését is magában foglalja.
2) SVTB – SystemVerilog for Testbenches: Ez volt a legnagyobb fejlesztéskészlet a SystemVerilog alkalmazásban a Testbench összes modellezéséhez és az újabb ellenőrzési módszerek igényeihez.
Ez magas szinten magában foglalja – Objektumorientált programozás támogatása osztályokkal, kényszermegoldó, amely számos képességgel rendelkezik korlátozott véletlenszerű inger, párhuzamos folyamatok létrehozására. , szemaforok, postaládák és még sok más.
3) SVA – System Verilog állítások: Ez számos funkciót tartalmaz az időbeli és egyidejű állításokhoz, például tulajdonságokat és szekvenciákat.
4) SVDPI – SV közvetlen programozási felület: Ez magában foglalja a jobb C / C ++ integráció funkcióit
5) SVAPI – SV Application Programming Interface: Ez magában foglalja az API-k jobb integrálásának jellemzőit a lefedettséghez és az állításokhoz. spec – 1800-2012 szabvány